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简单的分频原理和实现 - mdash;计数器

发布日期:2019-05-15 23:59 浏览次数:80

在数字系统中,经常需要频繁的时钟脉冲作为驱动源,因此有必要划分FPGA系统时钟(最高频率)。
例如,如果您使用的是Flowlight和Dynamic Digital Tube Scan设计,则无法直接使用系统时钟(如果肉眼无法识别太快)。通信速度不应太高(受不同标准限制),这需要将系统时钟分频以获得较低频率的时钟。
分频器主要分为均匀分频,奇数除法,整数除法和分数除法。如果在设计过程中采用参数化设计,则可以随时更改参数以获得不同的分频要求。
在时钟要求不重要的FPGA系统中,通常通过计数计数器循环来完成除法。
甚至(2N)分裂也是最简单的。使用N模式计数器可以轻松实现占空比为50%的时钟信号。也就是说,每次都反转输出时钟信号。计数达到满N的时间(计数N-1)。
由于奇数分频(2N + 1)使用2N + 1模式的计数器,因此每次X-1(X在0和2N-1之间)和2N时输出时钟都被反转。但是,占空比不是50%(应设置为X /(2N + 1))。
获得具有50%占空比的奇数分配器的基本思想是获得奇数编号的输出信号CLK 1,其具有上升沿跳闸计数和相同的下降沿跳闸数(相同)。输出信号CLK 2,最后CLK 1和CLK 2被删除或发送,并且可以获得操作比率50的奇数除数。%
该方法如下。通过将Quartus II获得的工作周期除以50%时钟获得的时钟输出时钟如下。整个媒体的频分(N - 0。
5)设计的基本思想是首先计数N个模块,当计数到N-1时反转输出时钟,并在计数返回0时再次反转输出时钟。
因此,只要计数值N≥1保持半个时钟周期,就可以实现N≥0。
5路时钟
那么你如何保持一半的时钟周期?
由于计数器是上升沿触发计数器,如果计数值= N-1时计数器触发时钟被反转,则时钟的下降沿变为上升沿。
也就是说,当计数值=N≥1时,立即反转时钟并将计数值保持半个时钟周期,然后找到上升沿并将计数值重置为零。
计数器继续计数反相时钟并产生N-0。
经过五个分割周期后,手表再次旋转。
2
除以5的时间图如下。如何反转N-1计数器时钟?
如整个媒体分配器的原理图所示,输出时钟除以2,输入时钟可以不同,或者启动时钟可以反转。
整个媒体分配器的方案如下。2在Quartus II中实现。
5路时间图如下。在一般除数电路图中,您可以看到整个除数由整数除数,2个除法和独有的O门组成。
然后,使用创建组件实例的想法,您可以获得一个共同的交叉(您可以选择整数交叉和整个中间交叉)。
如果你想得到交叉,请参考使用CrazyBingo的DDS原理并告诉我们一些真正的任意交叉。